VHDL,Verilog-HDLソースコードから回路図風に,プロジェクト一式をビジュアル化します.設計仕様書が更新されていない残っていないなどソースコードしか信頼できない場合,その解析が必須となります.解析には高いスキルの人材と時間を必要としますが,その解析作業を力強く支援します.
スペックまたは特長
- 同一プロジェクト内の複数のソースファイルを読み込み
- 電子回路図風に描画することで,プロジェクト全体を視覚でとらえることができる
- 一つの信号線を強調することで,モジュールの繋がりを把握できる
- 回路図にコメントを記載するなど編集することで,自分なりにまとめることができる
- Microsoft ® Windows 8/10(日本語版,英語版)に対応
- インストールすることで試用は可能.購入は試してから
- Verlog-HDLとVHDLの混在プロジェクトも対応
- 貴方の*HDLソースコード解析作業を力強く支援します
- 解析/設計現場で生まれたツールです
価格・ライセンス料金
キャンペーン情報
試用期間中に,本製品に対するご意見やご要望等とともに,弊社に直接お見積りいただければ,本体価格を2割引きいたします
この製品に関する参考リンク
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